Addizionatori veloci:

L’attività di ricerca ha riguardato lo studio delle prestazioni di addizionatori con architetture a due livelli di skip in logiche CPL (Complementary Pass-Transistor logic) [3,C6].
L’addizionatore a due livelli di skip è un particolare circuito addizionatore che garantisce, scapito dell’occupazione di area, un incremento di velocità rispetto ad altre architetture. La logica CPL è una tecnica di progetto di funzioni logiche proposta recentemente, basata sull’utilizzo dei pass-transistor. L’utilizzo di logiche CPL permette un significativo miglioramento delle prestazioni dei circuiti.
Sono stati studiati gli incrementi di velocità, l’occupazione di area e la potenza dissipata di un addizionatore a 32bit. Sono stati analizzati gli effetti della logica CPL e dell’architettura a due livelli di skip. Le prestazioni dell’addizionatore sono state confrontate con quelle di un più convenzionale addizionatore a 32bit a singolo livello di skip in logica full-CMOS. I risultati ottenuti sono stati pubblicati nei lavori [3,C6].

Flip-Flop Double Edge Triggered (DET) a bassa dissipazione di potenza:

Lo sviluppo sempre maggiore dei sistemi elettronici portatili ha reso di importanza rilevante il progetto di circuiti, che utilizzando tecnologie, architetture e circuiti appositamente progettati, possano ridurre la dissipazione di potenza. Particolarmente importante, nell’ambito dei circuiti integrati VLSI è la riduzione della potenza dissipata dalla circuiteria del clock.
L’attività di ricerca è stata indirizzata allo studio di flip-flop a bassa dissipazione di potenza.
Sono stati studiati i flip-flop di tipo Double Edge Triggered (flip-flop, in grado di campionare il segnale di ingresso sul fronte di salita e sul fronte di discesa del clock) che dimezzano, a parità di dati processati, la frequenza di clock di sistema.
In [C15] è stata analizzata, con l’utilizzo di simulazioni numeriche e di un modello analitico la dissipazione di potenza in funzione della probabilità di transizione del segnale di ingresso dei flip-flop di tipo DET e di tipo SET (Single Edge Triggered).
L’analisi ha mostrato che le topologie proposte di flip-flop di tipo DET dissipano meno potenza dei flip-flop di tipo SET solo se la probabilità di transizione del segnale di ingresso è bassa.
L’attenzione è stata quindi rivolta alla ricerca di topologie di flip-flop DET con dissipazione di potenza ridotta. In [6] sono proposte delle nuove topologie di DET flip-flop composte da un singolo latch che presentano ottime caratteristiche di bassa dissipazione di potenza ed occupazione di area. Le simulazioni numeriche dei flip-flop, progettati sino al livello di maschere in tecnologia CMOS da 0.8mm, mostrano che i circuiti proposti riducono la dissipazione di potenza se confrontati con altre topologie di flip-flop presentati in letteratura.

Scientific activities

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